Pushkar Ranade）¶

本库在一期节目里一次性收到的五位 Intel 技术侧负责人，分工覆盖量产制程开发 → 良率与资源分配 → 研究实验室 → 先进封装 → 公司技术战略，因此合并为一页。CEO 一侧见 Lip-Bu Tan（陈立武）。

姓名	职务	本库取的内容
Chris Auth	负责所有已进入量产阶段的制程的开发	一个节点怎么往前挪、10nm 复盘与 phase gate、High-NA 为什么 Intel 用而 TSMC 不用、"我们只看得见四年"
Kevin Fischer	主持 Hot Topics 会议（18A / 18A-P）	工程注意力与实验晶圆怎么分配、"你永远不会有一套完整的数据集"、HotBox 分级
Jack Kavalieros	研究实验室	钌 vs 铜 vs 钴、CFET 的真难点是互连、短环路载具、"为什么实验室到量产要十年"
Tyler Osborn	先进封装技术开发组 director	hybrid bonding、wafer-to-wafer vs chip-to-wafer 的良率论证、pitch 从 130 微米到 0.45 微米
Pushkar Ranade	Intel CTO	产能上限 2 倍、工具瓶颈的真机制、"从横向回到伪纵向"、成本曲线、"你真的还需要无尘室吗"

本库收录：2026-10-22 Dwarkesh × Intel 工厂实地（69 分钟）

⚠️ 立场提示：这是一期由 Intel 提供场地与受访者的节目，关于 Intel 与 TSMC 相对位置的全部说法都只有 Intel 一方；主持人唯一一次引用外部对标（SemiAnalysis）被 CTO 当场否掉且未给替代数字。 ⚠️ 该期为纪录片式节目，主持人旁白承担了大量技术史陈述，本库未独立核实；视频页逐处区分了"旁白"与受访者原话。

Pushkar Ranade（CTO）：产能、成本与结构¶

来源：Dwarkesh × Intel 2026-10-22（本页以下全部时间戳均出自这一期）

⚠️⚠️ 产能上限（[00:49:40]–[00:50:40]）：能不能把前沿晶圆产量翻 10 倍——"翻不了 10 倍，但大概 2 倍，可以。" 主持人当场指出这与"AI 算力十年来每年 3 倍"不相容，他的回答是："除非整条供应链——设备供应商、他们的供应商、他们的次级供应商——除非所有人都增产，否则你没法提高产出。" ⚠️ 无基准年、口径与时间窗；✅ 但方向对说话人不特别有利，本库按量级判断保留、设为跨期追踪项。
⚠️⚠️ 工具瓶颈的真正机制不是产能，是资格认证（[00:48:38]）："EUV 或者说 ASML 并不是唯一的瓶颈……我们看到的是所有设备都出现了巨大的供应短缺。" 而机制是——"一旦你锁定了一条制程流程，我们就需要某一个特定的工具。我们没法为同一条制程去拿另一个工具。所以我们被锁定在那一个工具、那一个供应商上。" ✅ 本库的归纳：名义上的多供应商不等于实际可替换，可替换性在制程资格认证那一刻就被消灭了——这也解释了为什么单纯增加设备厂商数量不会缓解短缺。
⚠️⚠️ 时间结构（[01:00:06]）：边际产能可以在 12 个月尺度上很快增加，但到本十年末的总增量极其有限。 理由是前置期串联——今天下巨量工具订单，交付期约 18 个月，就到 2028 年；之后若还要盖新厂房、建新 fab，基本看到本十年末。 ✅ 本库标注：这把"算力什么时候会松"从意愿问题变成日历问题。
⚠️⚠️ "从横向回到伪纵向"（[00:51:44]）：三四十年前是完全纵向整合的行业，后来变得高度横向；而今天每家超大规模云厂都设计自己的芯片，某些模型公司的需求高到"可以靠自己吃下一整座 fab 的硅，甚至好几座，而且完全有资本为此出资"——"我们正在从一个横向的世界重新走向一个伪纵向的世界。它不是单体式的纵向整合，而是一种虚拟的纵向整合。" 🔗 与同一周 Arvind Krishna 的垂直整合论独立印证，而这边补上了驱动力：买方的单体需求已达一座 fab 的尺度。
⚠️⚠️ 为什么只剩三家（[00:52:44]–[00:54:53]）："在所有先进制造企业里，半导体代工的规模经济大概是最纯粹的"，因为"一旦你建好一座 fab，大概 80% 的成本结构就是固定的"；所以每多一个百分点稼动率带来的收入远不止一个百分点，良率从 60% 到 65%、70% 也"不是线性的收益"。✅ 他由此直接推出行业结构："这就是为什么你会看到这么多整合。先进节点上只剩三家代工厂，就是因为这个原因。"
⚠️⚠️ 成本曲线（[01:03:11]）：建一座 fab 的成本"大概每 4 到 5 年翻一倍"；fab 内部最贵的模块光刻"翻倍得还要更快"；今天一台 High-NA EUV 扫描机连配套约 4 亿美元。他自己把线外推："四年后光刻成本到 8 亿美元？这说不通。"
⚠️⚠️ "你真的还需要无尘室吗"（[01:05:19]），本库认为这是全期最该保存的一段：

"这是一个非常厌恶风险的行业，而且理由非常充分……如果你就这么一个十年接一个十年地做下去，你就被灌输定型了。" 新工程师被教"fab 就是这么运作的"，"他们就把这当成圣经"；"但那真的是今天造一颗芯片的最好方式吗？" "你今天真的还需要无尘室吗？……肯定可以做个实验：让人在研究用 fab 里吃汉堡、抽雪茄，看看良率会怎么样。" ✅ 而重点是下一句："那会是一个很棒的实验，但没有任何一个在位者——Intel、TSMC 或者三星——会愿意主动去做。" 结论是 "所以我有时候觉得，最好是干脆从一张白纸开始，把一切重新想一遍。" 他说同样的道理适用于芯片设计——"我们做 CPU 设计的很多方式，大概是 30 年前定下来的。"
✅✅ 本库标注：一位在任 CTO 公开说出"最可能大幅降低成本的那个实验，在位者结构上做不了"。 🔗 与 SF Compute 的"你得先杀掉自己的生意" 是同一论证形态，但出自被论证的那一方自己。 ⚠️ 边界：他说的是"该有人从白纸开始"，不是"Intel 会这么做"，全期无后续。
追 TSMC 他拆成两件事（[00:54:53]–[00:59:05]）：规模上"会是一个渐进的过程"；⚠️ 技术上"我认为我们已经到那儿了，可能在性能、功耗或面积密度上差几个百分点"——他认为这类对标只在落后一整代时才有意义，而且不是一维的（低漏电 vs 高驱动晶体管、高密度 vs 高性能 SRAM、模拟、射频）。⚠️⚠️ 他给的判据是："你可以差几个百分点，但你必须准时。你的执行必须让良率足够高，以支撑非常大、非常快的爬坡"——"那实际上比追回几个百分点更重要。" ⚠️ 他当面否掉了主持人引用的 SemiAnalysis 对标（14A ≈ N2），但未给替代数字，本库两侧都记、不裁决。
⚠️ 存储（[00:59:05]–[01:00:06]）：Intel 卖掉 DRAM、又卖掉闪存，"显然，事后看，那大概不是卖掉闪存业务的最聪明的时点"；⚠️⚠️ "我会说今天存储的供应紧张程度比算力还要大。"
Terafab（[01:01:07]）："要么我们建 Terafab，要么我们就没有芯片。而我们需要芯片，所以我们要建 Terafab。" ⚠️⚠️ 主持人的质疑未被反驳：既然瓶颈在工具层，世界上硅的净产量不会增加，只是新建 fab 者获得了一份有保障的供给。他的回应是"不只是工具"（还有电、水、耗材、洁净室面积），但被追问时承认这些"可以按工具做不到的方式扩张"。
收尾（[01:08:28]）："如果我们当时就知道今天知道的事，我们一年前就会投得更多。以我们现在知道的来看，我想我们会投得更多。"

Chris Auth：一个节点是怎么往前挪的¶

14A 已开发三年多；⚠️⚠️ "工厂里大概有 2000 个步骤"，每一步都要微调到能进量产、每周跑数千片晶圆且每次可重复（[00:01:00]）。
缺陷定位（[00:02:00]）：inline metrology + 线末电测/分选，再做截面（TEM）——从截面判断缺陷在哪两层之间，倒推它来自流程的哪一段。
⚠️⚠️ 通则："你不想在一个节点里做太多创新——你做的创新越多，它就越复杂。虽然最终能让它工作，但你得赶上客户要的时间表。"
10nm 复盘（[00:03:02]–[00:06:10]）：当时做 hyperscaling，在工具还没准备好时用创新绕过去，压力落在制程与工程师身上。✅ 他的评价很克制："10 纳米是一项很棒的技术——世界级良率、世界级性能、世界级成本——只是我们花的时间比希望的长。" 本该留给未来的那一项是 EUV。
✅ 真正的产物是一套制度：由此定义了成熟度指标并用在 phase gate 流程里——从 pathfinding 进 development 要过良率、缺陷、性能三类门槛，过不了就顺延到下一代技术。🔎 本库记为一条可迁移的组织机制：用事前定义的量化门槛，把"要不要带这项创新上车"从一次性判断变成可重复判定。
R&D 性质的变化（[00:11:17]）：80/90 年代是 Dennard scaling，"把东西做小"，节奏可预测；2000 年代起进入他说的"创新的黄金年代"（strained silicon、high-K metal gate、FinFET、gate-all-around、backside power）；今天用到的材料种类比 90 年代"大概多了 10 倍"。⚠️⚠️ "以前是'尽量什么都别改'。现在是'抡起大锤，把这东西拆开，想个新主意出来'。"
⚠️⚠️ High-NA：同一台机器，两家相反结论，原因是架构（[00:14:22]）："因为我们的技术架构和 TSMC 的不同，我们从同一套工具上得出了不同的结论。" Intel 有 backside power（供电线挪到晶圆背面），缓解了正面 pitch 要求，可以用 High-NA 一次印出；TSMC 没有，正面 pitch 更紧，用 High-NA 也做不到，只能 EUV 双重曝光——"对他们帮助不大；对我们非常有帮助。" ⚠️ 在 14A 上 High-NA 仍是 PDK 里的一个选项，逐客户讨论。
⚠️⚠️ "18A 一开始是没有 PDK 的"（[00:16:24]）：几十年作为 IDM，和自家产品团队来回交换晶体管数据，没有正式的 PDK 式流程；这是 18A 上不得不新建的流程。现在有了 PDK 成熟度分级（0.5 / 0.9 / 1.0），14A 将从一开始就具备高质量 PDK。
⚠️⚠️ "我们大概有四年的可见度"（[00:21:34]）："然后你走到那四年，会说'还能再做四年'；再走到那四年，又会说'还能做点什么'。但一旦你开始谈 10 年，就很难说它会是什么样了。" 他由此批评了一种常见的推理："很多人会说'我们不会做这个，因为未来五年做不到'。拜托，把时间尺度放大一点，放到 10 年、20 年。到 2045 年，你觉得你能做到吗？" ⚠️⚠️ "我们被自己对未来四年里什么是可能的判断限制住了。"
他对 2045 的猜想是往上长（[00:20:33]）：gate-all-around 加 backside power 之后晶体管"漂浮在互连里"，于是自然会问"为什么不能是晶体管、互连、再晶体管、再互连"——把今天用分立芯片做的 3D 堆叠直接在一个结构里长出来。NAND 已在做，他认为 DRAM 最终也会走到那里。
铜："在一些最紧的 pitch 上，你替换掉铜是必然的"；更大的线上铜大概就是它该在的位置。
限制算力的三件事（[00:22:38]）：开关速度（频率）、每次开关的功耗（能效）、以及怎么把热耗散掉（热）。"这些都不是新问题——可以回到 20 年前。" ⚠️⚠️ 热是 3D 器件上的难点，而系统级分析与仿真工具"还在它的婴儿期"。

Kevin Fischer：有限的工程时间往哪儿投¶

⚠️⚠️ "在这个行业里你学到的一件事是，你永远不会有一套完整的数据集。如果你想等一套完整的数据集，你已经等得太久了，已经太晚了。"（[00:24:45]）他在 Hot Topics 会上做的事，很大一部分是决定在某个决策上承担多少风险——"我们现在就上吗？我们开始拿生产去冒险吗？"
⚠️ 他对工程师一侧的描述："一般的工程师并不理解这其中的利害或紧迫性"，对利润表与客户影响"完全没有可见度"；他们往往撞上一个边界（"我要了个东西，有人说不行，那我就完了"）就停下。✅ 被说像"凶神恶煞"时他答："那是个很好的名声。这其实是在传达紧迫感。每一天都算数。"
epi nodule 的例子（[00:25:47]）：外延沉积时出现异常生长，"一个小东西，像个肿瘤"，长得超快，导致一处外延短路到错误的外延上，晶体管不工作。⚠️⚠️ 解法上的通则："大体上我们是高度并行地工作的……哪条路最容易并不总是显而易见，所以你把所有可能的修法都做一遍。有时候它不是你一开始预期的那一条。"
⚠️⚠️ HotBox：把"加速"的代价做成制度（[00:28:51]）。工厂里有分级的 hot box，最高级的 HotBox 1 在每台设备上都拿优先权、一路飞奔——"但它是对整个工厂的拖累……你为了跑得超快，最终会让设备被低效地使用。" 比喻是清空高速公路的拼车道只给那一个实验。✅ 本库标注：这是"给某件事加速、代价由其余所有事承担"的一个干净实例，而且被做成了分级制度而非临时决定。

Jack Kavalieros：为什么实验室到量产要十年¶

⚠️⚠️ 最干净的那个回答（[00:37:14]）。被问"你实验室里的 CFET 特征尺寸已经接近量产了，为什么还要十年才进我的手机"：

"我们做出来的是一个简化版本，它相对我们现在并排排布纳米带的技术，可能并没有优势。" 还需要演进到两条纳米带、加上正确的金属与介质，才能把性能榨出来。"有上千个不同的步骤，必须以一种非常特定的方式凑在一起，才能让性能与上一代相当、或者真的超过上一代。"

✅ 本库标注：这是目前拿到的最干净的回答——实验室版本是能工作的，它只是还不比你已经在卖的东西更好。"能工作"与"比在产的更好"之间的距离，才是那十年。 - 短环路载具（[00:34:06]）：正常流程走完上千步要一个月甚至更久，所以研究阶段把制程切成单元格分别验证——先做二极管、电容，再组合成更复杂的测试载具。CFET 上他们先做"一条纳米带堆一条"而不是四堆四，因为高度上去之后 aspect ratio 越来越难。 - CFET 的真难点是连不是堆（[00:33:03]）："堆叠这个动作并不意味着它们不需要互连"——过去在顶部或底部的连接现在必须竖着走到两个晶体管之间，"开沟槽并填充这些沟槽的深宽比变得越来越难"，填充还可能留下气隙或永远填不满的空洞。 - ⚠️⚠️ 钌、铜与钴：材料决策不是单向门（[00:29:55]–[00:33:03]）。铜沉积需要一层 liner（胶层/过渡层），而钌可以被刻蚀、不需要 liner；尺寸缩小后拿掉那层有电阻的 liner 让钌胜出，交叉点大约在 20 纳米 pitch。✅ 而真正的教训是钴：10nm 上 Intel 转向钴，"当时它是领跑者，结果更强"；但随着与供应商生态一起推进，"我们在之后找到了一些解决方案，可能把铜重新拉回到两者中更强的位置"——"当时领先的选项是钴。现在又是铜了，也许未来会是钌。" - ✅ 本库标注：一次材料选择的对错取决于它被做出的那一刻生态提供了什么，而生态会继续移动。这对任何"押注某种新材料/新架构"的判断都是一条必要的折扣。 - 想法通常死在哪（[00:38:14]）：最基础的一层是附着——"我能沉积这层膜，能看能量。但我一试图去跟它做接触，什么都粘不上"；更复杂的一层是气密性——膜封了顶但不气密，后续第三、四、五步工艺仍会与它相互作用、改变性质，"如果找不到办法控制它，那对我们来说它就是条死路"。

Tyler Osborn：当封装的 pitch 追上片内布线¶

⚠️⚠️ 一组很有价值的量化（[00:45:31]）：第一层互连 pitch——15 年前 130–150 微米 → 今天量产（Foveros）25 微米 → 他们实验室亚 10 微米 → 今年 IEEE ECTC 一篇论文给出 0.45 微米 hybrid bonded 的可靠性数据。"那又是比我们现在量产水平高一个数量级的密度……我看到的是一条很长的跑道。" ⚠️ 论文为转述，未核实。
⚠️⚠️ 而重要的是那个汇合点（[00:46:35]）：fab 后段里紧挨封装下面的那几层布线，典型尺寸约 1 微米到 0.5 微米；所以封装若压到 0.5 微米或更低，"你几乎可以考虑把 die 顶上的那几层拿掉，直接把硅内部的一个较低层，连到另一片硅内部的一个较低层"。✅ 本库标注：这等于说封装与片内互连正在合流——当封装 pitch 跨过片内后段布线的尺度，"芯片内"与"芯片间"这条边界本身会失去物理意义。 见 AI 基础设施。
wafer-to-wafer vs chip-to-wafer 是一个纯良率论证（[00:44:29]）：W2W 要求上下两片 die 完全匹配，"如果好 die 和坏 die 全都对得上，我就能拿到 100% 良率。但这种情况的概率非常低"，任何随机化都变成好 die 被键合到坏 die 上的损失；而 chip-to-wafer"我可以定规矩"——切割、测出已知良品，只把良品键合到良品基座上。结论是两种都会做，但 logic-to-logic 上 chip-to-wafer 很说得通。
非 AI 场景的好处是功耗（[00:47:37]）：互连越细，接口的每比特皮焦耳越低——更低功耗、更少热，而电气性能收益一样。
旁白给的问题背景（[00:40:20]）：⚠️⚠️ 面积与周长问题——长宽各翻倍，面积变四倍而可连接的边长只变两倍；所以芯片做计算的能力增长快于搬运数据的能力，而在 AI 里往往是数据流量速度、不是原始计算，决定工作负载多快跑完。